Guilloud, Frédéric (2004) Generic Architecture for LDPC codes decoding. PhD thesis Electronique et Communication, ENST.
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Abstract
et par sa modularité, différents algorithmes de calcul (dits processeur de noeuds) et de séquencement peuvent être testés.
Enfin, notre travail nous a permis de dégager un cadre formel d'analyse et de synthèse des architectures de décodeurs LDPC. Ce cadre englobe à la fois les chemins de données (parallélisme, architecture des processeurs de noeuds) et le mode de contrôle associé aux différents séquencements de décodage. Ainsi, cette formalisation nous permet de classer les différentes solutions de l'état de l'art des décodeurs LDPC, mais aussi de proposer de nouvelles architectures intéressantes non publiés à ce jour.
| Item Type: | PhD Thesis (PhD) |
|---|---|
| PhD Supervisor: | Boutillon, Emmanuel and Danger, Jean-Luc |
| Date: | July 2004 |
| Board of examiners: | Fossorier, Marc and Legat, Jean-Didier and Declercq, David and Barbara, Francois and Jezequel, Michel |
| Ecole Doctorale: | ED 130 INFORMATIQUE, TELECOMMUNICATIONS ET ELECTRONIQUE (EDITE) |
| Discipline: | Electronique et Communication |
| Collection (Fonds): | TELECOM ParisTech (ENST) |
| Institution: | ENST |
| Subjects: | 2. Information and Communication Sciences and Technologies 2. Information and Communication Sciences and Technologies |
| Uncontrolled Keywords: | Ldpc, Low-density parity-check codes, Decoder, Architecture, Design, Vhdl, Fpga, Codes à faible densité, Décodeur, Architecture, Vhdl, Fpga |
| ID Code: | 806 |
| Deposited By: | frederic guilloud |
| Deposited On: | 06 September 2004 |
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